導電型炭化ケイ素基板は、導電型炭化ケイ素の結晶を切断、研削、研磨、洗浄等の工程を経て加工した単結晶シートです。単結晶基板ウェハーは、第3世代半導体の重要な原材料であり、ホモエピタキシャル成長、ウェハー製造、パッケージングテストなどのプロセスを経て炭化ケイ素ベースのパワーデバイスを製造することができ、第3世代半導体産業の発展にとって重要な基礎材料となっています。
8インチ導電型基板は、次世代業界主流サイズの製品です。8インチ製品の品質と6インチ製品と同等であり、今後、同社は、顧客の実際の要望に合わせて、8インチ基板の生産規模を拡大するとともに、効果的に生産コストを削減し、8インチ基板を継続的な開発を推進します。
炭化ケイ素基板材料は、ホモエピタキシャル成長、ウェハー製造、パッケージングテストおよびその他のプロセスを経て、炭化ケイ素ダイオード、炭化ケイ素MOSFETおよびその他のパワーデバイスを製造します。高温、高電圧、大電流およびその他の動作環境に適しており、新エネルギー自動車、充電パイル、太陽光発電・風力発電、エネルギー貯蔵、軌道交通、スマートグリッド、産業用電源、産業用駆動装置、白物家電などの分野で広く応用されています。



| Diameter | 199.5 mm - 200.0 mm | |
| Poly-type | 4H | |
| Thickness | 500 μm ± 25 μm | |
| Wafer Orientation | 4.0° toward < 11-20 > ± 0.5° | |
| Micropipe Density | ≤ 0.2 cm-2 | |
| Resistivity | 0.015-0.025 Ω.cm | |
| Notch Orientation | {10-10} ± 5.0° | |
| Edge Exclusion | 3 mm | |
| LTV / TTV / Bow / Warp | ≤ 5 μm/≤ 10 μm/ ± 35 μmm/ 70 μm | |
| Roughness | Polish Ra ≤ 1 nm | |
| CMP Ra ≤ 0.2 nm | ||
| Edge Cracks By High Intensity Light | - | |
| Hex Plates By High Intensity Light | Cumulative area ≤ 0.05% | |
| Polytype Areas By High Intensity Light | - | |
| Visual Carbon Inclusions | Cumulative area ≤ 0.05% | |
| Silicon Surface Scratches By High Intensity Light | - | |
| Edge Chips By High Intensity Light | None permitted ≥ 0.2 mm width and depth | |
| Threading screw dislocation | ≤ 300cm-2 | |
| Silicon Surface Contamination By High Intensity Light | - | |
| Packaging | Multi-wafer Cassette Or Single Wafer Container | |
| Diameter | 199.5 mm - 200.0 mm | |
| Poly-type | 4H | |
| Thickness | 500 μm ± 25 μm | |
| Wafer Orientation | 4.0° toward < 11-20 > ± 0.5° | |
| Micropipe Density | ≤ 5 cm-2 | |
| Resistivity | 0.015-0.028 Ω.cm | |
| Notch Orientation | {10-10} ± 5.0° | |
| Edge Exclusion | 3 mm | |
| LTV / TTV / Bow / Warp | ≤ 10 μm/ ≤15 μm/ ± 50 μmm/ 100 μm | |
| Roughness | Polish Ra ≤ 1 nm | |
| CMP Ra ≤ 0.5 nm | ||
| Edge Cracks By High Intensity Light | Cumulative length ≤ 30 mm Single length ≤ 2 mm |
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| Hex Plates By High Intensity Light | Cumulative area ≤ 0.1% | |
| Polytype Areas By High Intensity Light | Cumulative area ≤ 3% | |
| Visual Carbon Inclusions | Cumulative area ≤ 3% | |
| Silicon Surface Scratches By High Intensity Light | Cumulative length ≤1 × wafer diameter | |
| Edge Chips By High Intensity Light | 9 allowed, ≤ 1 mm each | |
| Threading screw dislocation | - | |
| Silicon Surface Contamination By High Intensity Light | - | |
| Packaging | Multi-wafer Cassette Or Single Wafer Container | |
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8 Inch Conductive SiC Substrate Specification.pdf今すぐダウンロード